克雷西 發自 凹非寺
量子位 | 公眾號 QbitAI
華為那篇韜定律論文，更新了論文。
論文在原有的理論框架上， 加了不少工程細節、實測資料和產品規劃論文。
摘要裡一句籠統的「效能提升41%」，換成了一張跟友商基線正面對照的實驗資料表，電壓、頻率、功耗、面積擺在一起，誰高誰低一目瞭然論文。
原來一句話帶過的技術選型，也被拆開講清楚，為什麼放棄了精度更高的那條路線，選了現在這條更成熟的路子論文。
還有散熱這道工程難題，也第一次被攤開來講論文。
從摩爾定律到τ scaling
我們先回顧一下華為的韜定律說了些什麼論文。
一言蔽之，韜定律是 摩爾定律的“時間版”論文。
摩爾定律信的是電晶體越做越小，密度大約每兩年翻一倍論文。
但隨著製程不斷升級，光靠縮小尺寸換效能這條路幾乎已經走平了論文。
韜定律則是換了一把尺子，不再比誰的電晶體小，改成 比誰的時間常數τ更短論文。
時間常數是個工程概念，說的是一個系統對一次輸入變化做出響應、達到穩定狀態需要花的那段特徵時間，電路里常指電壓或電流從觸發到基本穩定所用的時長論文。
論文給出的正式分解是，τ由電晶體層、電路層、晶片層、系統層四個部分疊加而成，跨度約十二個數量級，從皮秒級一路鋪到秒級論文。
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電晶體開關快一點，是τ在變短；電路里訊號少繞一段路，縮短的也是這個τ；晶片答覆一次請求快一拍，起作用的還是它論文。
誰能把τ壓得更短，誰就贏論文。
論文給了兩個已經量產驗證的案例論文。
第一個案例在手機晶片上，一整臺手機的效能全壓在一顆SoC晶片上，沒有多機並行能救場論文。
論文提出的方法叫 LogicFolding論文。
其官方定義是把數字、模擬、儲存電路劃分到垂直堆疊的有源層上，用超精細鍵合連起來論文。
落到工程上，就是原來攤在一層的電路，現在能立體地疊起來論文。
走線短了，寄生電阻電容跟著降，同樣的製程節點，晶片能跑得更快、更省電論文。
華為拿一顆新一代手機晶片和上一代同工藝的晶片直接對比，電晶體密度一代之內從155提升到238百萬顆每平方毫米論文。
這個跨度過去得靠三年的製程迭代才能換來論文。
第二個案例則是在AI資料中心論文。
AI系統跟手機正好相反，一顆晶片不用扛下所有，有成百上千顆晶片湊在一起幹一件事論文。
這時候拖後腿的，從單晶片算力本身，變成了資料跑在晶片之間、機櫃之間的時間論文。
論文測算，一個大型AI叢集超過八成的能耗花在了資料搬運上，超過七成的成本花在了資料儲存上論文。
為了壓這段時間，論文一口氣祭出三件套論文。
第一件叫 Unified Bus，論文給它的定位是 記憶體語義、點對點、硬體管理一致性的統一互聯協議論文。
做法上，是把原來層層轉換的通訊棧簡化成一條直連的高速通道，跨節點訪問延遲從幾十微秒壓到了大約100納秒論文。
第二件叫 Hi-ONE，全稱 高密度光互聯節點引擎，官方指標是每個模組8Tb/s頻寬論文。
傳統的電互聯，一旦衝到多Tb/s級別，電訊號能傳輸的距離既會驟減，配套線纜也粗到裝不進機櫃，散熱和供電的餘量同時被佔滿論文。
Hi-ONE把電訊號換成光訊號，所需的傳輸距離從大約100釐米壓縮到5釐米，支援的連線距離則從不到一米拉長到了100米論文。
設計思路上，Hi-ONE沒有用高精度但耗電的DSP方案，選的是更輕的模擬均衡驅動和跨阻放大器論文。
這種做法的代價是協議要容忍更松的誤位元速率，但綜合評估下來，所節省的功耗和成本，比多出來的誤位元速率損失划算得多論文。
第三件叫 3D Folding，解決的是論文裡說的N平方對N困境論文。
把晶片的邊長記作N，算力跟晶片面積成正比，也就是隨著N呈平方增長論文。
記憶體頻寬、互聯和供電這些訊號，都得從晶片邊緣進出，邊緣的周長只跟N成正比，也就是線性增長論文。
結果就是，晶片越做越大，算力漲得更快，邊緣能承載的頻寬和供電卻很慢，兩條曲線越拉越遠論文。
3D Folding的解法，是把原來只能擠在晶片邊緣的儲存、供電、光模組，搬到晶片表面上論文。
邊緣空間不夠用，那就往表面找地方，算力漲得快、邊緣頻寬跟不上的老問題，這樣就解決了論文。
韜定律論文，有了更多細節
新發布的第二版論文論文，相比第一版有什麼變化呢？
一個實質之外的修改是，前面看到的圖片，都是新版本論文才增補上去的論文。
接下來看具體內容 論文。
摘要裡有一句「效能提升41%」的說法，籠統地說功耗效率提升了41%，最大頻率也提升了將近13%論文。
兩件事混在一句話裡說，聽著像是白撿的好處，新版則把這兩件事拆開，講清楚了各自的測試條件論文。
頻率提升13%，測的時候電壓固定不變，這部分靠的是實打實的效能進步論文。
功耗降低41%，用的是論文裡說的同等效能對比法，把新一代晶片的電壓往下調，調到跟上一代晶片打平效能的那個點，再看功耗能省多少論文。
落到數字上，這時候功耗降到了老晶片的0.59倍，晶片面積降到了0.625倍論文。
兩種實驗條件被分開講清楚，讀者能自己判斷這個數字到底衡量的是什麼論文。
數字講清楚之後，緊跟著要回答的是，這些數字從哪來論文。
所以，新版論文也把技術選型那部分補得更細了論文。
LogicFolding能不能把好處兌現，關鍵在一個論文裡叫 齒比的引數，指的是 鍵合層間距和頂層金屬佈線間距的比值，單位在微米級別，越低越好論文。
鍵合層間距，說的是把兩片矽片粘在一起的那些連線點之間捱得有多近；頂層金屬佈線間距，說的是晶片本身最上面那層走線之間的距離論文。
新版解釋了這個比值為什麼重要論文。
鍵合間距如果比頂層金屬稀疏很多，設計空間只能是離散最佳化，晶片只能按功能模組整塊分配，工程師手動劃邊界，是一塊一塊地切論文。
鍵合間距做得足夠密之後，設計空間從離散變成了連續最佳化，可以按邏輯單元這種更細的粒度重新分配電路，從整塊切變成按最小單位精細分配，理論上能做到全域性最優論文。
把電路立體地疊起來，業內常見的做法分兩條路論文。
第一條叫做 順序式3D整合，做法是在同一片晶圓上一層一層直接生長電晶體，精度理論上最高論文。
新版論文中提到，這條路最終被華為放棄了，原因是良率撐不住論文。
具體來說，上面每多長一層，下面那層就要再經歷一輪高溫工藝，反覆的高溫會讓底層電晶體的摻雜分佈跑偏、載流子遷移率下降，效能跟著掉論文。
華為選的是另一條更成熟的路—— 晶圓到晶圓混合鍵合論文。
其做法是把兩片已經各自單獨造好電晶體的晶圓，對準之後直接粘在一起，鍵合面上金屬焊盤對金屬焊盤、介質對介質同時鍵合，再打穿矽通孔把上下兩層電路連通論文。
兩片晶圓各自獨立完成製造，不用像順序式3D那樣互相遷就對方的高溫工序，良率因此能做上去論文。
選了這條路，代價也跟著來了——散熱論文。這個問題同樣是新版第一次正面提及。
走線短了是好處，熱量跟著疊在一起則是代價，中間那層的散熱路徑比平鋪時候長得多論文。
新版給出的應對辦法，叫熱感知分割槽和佈局論文。
具體做法是，在劃分哪塊電路放哪一層之前，先算一遍每個模組的功耗熱圖，功耗高的模組儘量不疊在一起，垂直方向上也不讓幾個高功耗子系統緊挨著，把熱源在三維空間裡主動錯開論文。
不過這個辦法目前也只能緩解，不能根治，散熱問題本身還沒解決，新版只是把它擺到了檯面上論文。
最後，論文依然落在了第一版的判斷上——過去五十年，行業進步靠的是把電晶體做小，接下來十年，進步要靠把響應時間壓短論文。
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